基于FPGA的32位除法器设计
기우FPGA적32위제법기설계
Design of a 32-bit Divider Based on FPGA
  • 万方数据
    信息化研究 신식화연구
    ELECTRONIC ENGINEER
    2010年 3期 26-28 ,共3页

    周殿凤%王俊华

    주전봉%왕준화

    FPGA%VHDL%除法器%减法%移位 FPGA%VHDL%除法器%減法%移位
    FPGA%VHDL%제법기%감법%이위
    介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法.该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算.除法器采用节省FPGA逻辑资源的时序方式设计,主要由移位、比较和减法三种操作构成.由于优化了程序结构,因此程序浅显易懂,算法简单,不需要分层次分模块进行.并使用Altera公司的QuartusⅡ软件对该除法器进行编译、仿真,得到了完全正确的结果.
    개소료일충사용가편정라집기건FPGA화VHDL어언실현32위제법기적설계방법.해제법기불부가이실현유부호수운산,야가이실현무부호수적운산.제법기채용절성FPGA라집자원적시서방식설계,주요유이위、비교화감법삼충조작구성.유우우화료정서결구,인차정서천현역동,산법간단,불수요분층차분모괴진행.병사용Altera공사적QuartusⅡ연건대해제법기진행편역、방진,득도료완전정학적결과.
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