国外电子测量技术
國外電子測量技術
국외전자측량기술
FOREIGN ELECTRONIC MEASUREMENT TECHNOLOGY
2008年
10期
53-56
,共4页
边界扫描%RISC CPU%可测性设计%IEEE标准 1149.1
邊界掃描%RISC CPU%可測性設計%IEEE標準 1149.1
변계소묘%RISC CPU%가측성설계%IEEE표준 1149.1
随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节.边界扫描测试技术作为其中一种方法已被广泛地接受和使用.它能够有效地缩短测试施加时间,提高故障诊断率.本文讨论了边界扫描电路的基本结构和测试思想,设计并实现了RISC CPU中的边界扫描电路,电路结构采用Verilog HDL描述,最后使用Modelsim进行仿真并给出仿真结果.
隨著集成電路設計規模不斷地擴大、複雜性不斷地提高,芯覈的可測性已成為設計中不可忽視的環節.邊界掃描測試技術作為其中一種方法已被廣汎地接受和使用.它能夠有效地縮短測試施加時間,提高故障診斷率.本文討論瞭邊界掃描電路的基本結構和測試思想,設計併實現瞭RISC CPU中的邊界掃描電路,電路結構採用Verilog HDL描述,最後使用Modelsim進行倣真併給齣倣真結果.
수착집성전로설계규모불단지확대、복잡성불단지제고,심핵적가측성이성위설계중불가홀시적배절.변계소묘측시기술작위기중일충방법이피엄범지접수화사용.타능구유효지축단측시시가시간,제고고장진단솔.본문토론료변계소묘전로적기본결구화측시사상,설계병실현료RISC CPU중적변계소묘전로,전로결구채용Verilog HDL묘술,최후사용Modelsim진행방진병급출방진결과.
