固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2008年
4期
602-606
,共5页
带隙基准源%电源行波减法电路%预调节电路%温度系数%电源抑制
帶隙基準源%電源行波減法電路%預調節電路%溫度繫數%電源抑製
대극기준원%전원행파감법전로%예조절전로%온도계수%전원억제
实现了一种高精度带隙基准源,该基准源在预调节电路中应用了电源行波减法技术,显著改善了输出电压的电源抑制比.提出了采用电流负反馈技术稳定预调节电路电流的方法,降低了带隙基准的温度特性和电源抑制比对阈值电压的敏感度.考虑晶体管阈值电压发生±20%变化的情况下,仿真得到的基准源的温度系数和电源抑制比变化分别只有0.11 ppm和7 dB.测试结果表明,该基准源在-20～100℃的范围内的有效温度系数为25.7ppm/℃,低频电源抑制比为-68 dB.其功耗为0.5 mw,采用中芯国际0.35 tam 5-V混合信号CMOS工艺实现,有效芯片面积为300μm×200 μm.
實現瞭一種高精度帶隙基準源,該基準源在預調節電路中應用瞭電源行波減法技術,顯著改善瞭輸齣電壓的電源抑製比.提齣瞭採用電流負反饋技術穩定預調節電路電流的方法,降低瞭帶隙基準的溫度特性和電源抑製比對閾值電壓的敏感度.攷慮晶體管閾值電壓髮生±20%變化的情況下,倣真得到的基準源的溫度繫數和電源抑製比變化分彆隻有0.11 ppm和7 dB.測試結果錶明,該基準源在-20～100℃的範圍內的有效溫度繫數為25.7ppm/℃,低頻電源抑製比為-68 dB.其功耗為0.5 mw,採用中芯國際0.35 tam 5-V混閤信號CMOS工藝實現,有效芯片麵積為300μm×200 μm.
실현료일충고정도대극기준원,해기준원재예조절전로중응용료전원행파감법기술,현저개선료수출전압적전원억제비.제출료채용전류부반궤기술은정예조절전로전류적방법,강저료대극기준적온도특성화전원억제비대역치전압적민감도.고필정체관역치전압발생±20%변화적정황하,방진득도적기준원적온도계수화전원억제비변화분별지유0.11 ppm화7 dB.측시결과표명,해기준원재-20～100℃적범위내적유효온도계수위25.7ppm/℃,저빈전원억제비위-68 dB.기공모위0.5 mw,채용중심국제0.35 tam 5-V혼합신호CMOS공예실현,유효심편면적위300μm×200 μm.
