计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2007年
13期
251-254
,共4页
于薇%来金梅%孙承绶%童家榕
于薇%來金梅%孫承綬%童傢榕
우미%래금매%손승수%동가용
边界扫描%现场可编程门阵列%时钟偏差%板级测试
邊界掃描%現場可編程門陣列%時鐘偏差%闆級測試
변계소묘%현장가편정문진렬%시종편차%판급측시
应用在FPGA芯片中的边界扫描电路侧重于电路板级测试,兼顾芯片功能测试,同时提供JTAG下载方式.FPGA芯片的规模越来越大,引脚数目越来越多,边界扫描单元也随之相应增加.在此情况下,边界扫描电路设计时为了避免移入错误数据,对时钟偏差提出了很高的要求.同时,由于扫描链包含大量的边界扫描单元,在板级测试时,大大降低了有效测试速率.针对这两个问题,提出了对边界扫描单元的改进方式,改进后的边界扫描电路不仅可实现测试、编程功能,而且大大提高了电路抗竞争能力,保证电路正常工作.改进后的电路使边界扫描寄存器链的长度可以改变,使有效测试速率提高了20倍左右.
應用在FPGA芯片中的邊界掃描電路側重于電路闆級測試,兼顧芯片功能測試,同時提供JTAG下載方式.FPGA芯片的規模越來越大,引腳數目越來越多,邊界掃描單元也隨之相應增加.在此情況下,邊界掃描電路設計時為瞭避免移入錯誤數據,對時鐘偏差提齣瞭很高的要求.同時,由于掃描鏈包含大量的邊界掃描單元,在闆級測試時,大大降低瞭有效測試速率.針對這兩箇問題,提齣瞭對邊界掃描單元的改進方式,改進後的邊界掃描電路不僅可實現測試、編程功能,而且大大提高瞭電路抗競爭能力,保證電路正常工作.改進後的電路使邊界掃描寄存器鏈的長度可以改變,使有效測試速率提高瞭20倍左右.
응용재FPGA심편중적변계소묘전로측중우전로판급측시,겸고심편공능측시,동시제공JTAG하재방식.FPGA심편적규모월래월대,인각수목월래월다,변계소묘단원야수지상응증가.재차정황하,변계소묘전로설계시위료피면이입착오수거,대시종편차제출료흔고적요구.동시,유우소묘련포함대량적변계소묘단원,재판급측시시,대대강저료유효측시속솔.침대저량개문제,제출료대변계소묘단원적개진방식,개진후적변계소묘전로불부가실현측시、편정공능,이차대대제고료전로항경쟁능력,보증전로정상공작.개진후적전로사변계소묘기존기련적장도가이개변,사유효측시속솔제고료20배좌우.
