电路与系统学报
電路與繫統學報
전로여계통학보
JOURNAL OF CIRCUITS AND SYSTEMS
2011年
4期
131-134
,共4页
脉冲成型线%脉冲产生器%CMOS%共面波导(CPW)
脈遲成型線%脈遲產生器%CMOS%共麵波導(CPW)
맥충성형선%맥충산생기%CMOS%공면파도(CPW)
本文将脉冲功率领域中基于脉冲成型线的窄脉冲产生技术运用于芯片电路设计中,基于0.13μm的CMOS工艺,进行片上电路设计与实现.用CadenceTM Spectre Simulation进行了原理图和版图仿真分析,选用标准的片上共面波导(CPW)作为脉冲成型线(PFL),采用NMOS晶体管作为开关,仿真结果表明在共面波导的长度为268μm时,产生的窄脉冲宽度最小可达8ps.将共面波导长度为4mm的脉冲成型电路进行商业化0 13μm CMOS技术流片,在50Ω负载上测得的脉冲宽度约为160ps,幅值为110～180mV.
本文將脈遲功率領域中基于脈遲成型線的窄脈遲產生技術運用于芯片電路設計中,基于0.13μm的CMOS工藝,進行片上電路設計與實現.用CadenceTM Spectre Simulation進行瞭原理圖和版圖倣真分析,選用標準的片上共麵波導(CPW)作為脈遲成型線(PFL),採用NMOS晶體管作為開關,倣真結果錶明在共麵波導的長度為268μm時,產生的窄脈遲寬度最小可達8ps.將共麵波導長度為4mm的脈遲成型電路進行商業化0 13μm CMOS技術流片,在50Ω負載上測得的脈遲寬度約為160ps,幅值為110～180mV.
본문장맥충공솔영역중기우맥충성형선적착맥충산생기술운용우심편전로설계중,기우0.13μm적CMOS공예,진행편상전로설계여실현.용CadenceTM Spectre Simulation진행료원리도화판도방진분석,선용표준적편상공면파도(CPW)작위맥충성형선(PFL),채용NMOS정체관작위개관,방진결과표명재공면파도적장도위268μm시,산생적착맥충관도최소가체8ps.장공면파도장도위4mm적맥충성형전로진행상업화0 13μm CMOS기술류편,재50Ω부재상측득적맥충관도약위160ps,폭치위110～180mV.
