CAJ | 학술논문

为降低芯片负载波动及电源干扰对系统输出的影响,以提高芯片性能,基于0.35 μm CMOS( Complementary Metal Oxide Semiconductor)工艺,采用Cadence设计了高性能的无片外电容低压差(LDO:Low Drop-Out)线性稳压器集成电路,给出了负载瞬态响应增强网络以及电源干扰抑制增强网络的设计方案并进行了仿真实验.实验结果表明,电路具有良好的线性调整率和负载调整率,各项性能指标均符合行业标准,系统在3～5V的输入电压范围内,稳定的输出电压为2.8V,电源抑制比在高频1 MHz时达到- 46 dB,负载变化引起的输出电压过冲小于55 mV.
위강저심편부재파동급전원간우대계통수출적영향,이제고심편성능,기우0.35 μm CMOS( Complementary Metal Oxide Semiconductor)공예,채용Cadence설계료고성능적무편외전용저압차(LDO:Low Drop-Out)선성은압기집성전로,급출료부재순태향응증강망락이급전원간우억제증강망락적설계방안병진행료방진실험.실험결과표명,전로구유량호적선성조정솔화부재조정솔,각항성능지표균부합행업표준,계통재3～5V적수입전압범위내,은정적수출전압위2.8V,전원억제비재고빈1 MHz시체도- 46 dB,부재변화인기적수출전압과충소우55 mV.