电子器件
電子器件
전자기건
JOURNAL OF ELECTRON DEVICES
2007年
1期
252-255
,共4页
王定%余宁梅%张玉伦%宋连国
王定%餘寧梅%張玉倫%宋連國
왕정%여저매%장옥륜%송련국
乘法器%Booth编码%华莱士树%(k:2)压缩器%最终加法器%分割算法
乘法器%Booth編碼%華萊士樹%(k:2)壓縮器%最終加法器%分割算法
승법기%Booth편마%화래사수%(k:2)압축기%최종가법기%분할산법
采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.
採用一種改進的基4 BOOTH編碼和華萊士樹的方案,設計瞭應用于數字音頻廣播(DAB)SOC中的FFT單元的24×24位符號定點併行乘法器.通過對部分積的符號擴展、(k:2)壓縮器、連線方式和最終加法器分割算法的優化設計,可以在18.81 ns內完成一次乘法運算.使用FPGA進行驗證,併採用chartered 0.35 μm COMS工藝進行標準單元實現,工作在50MHz,最大延時為18.81 ns,麵積為14 329.74門,功耗為24.69 mW.在相同工藝條件下,將這種乘法器與其它方案進行比較,結果錶明這種結構是有效的.
채용일충개진적기4 BOOTH편마화화래사수적방안,설계료응용우수자음빈엄파(DAB)SOC중적FFT단원적24×24위부호정점병행승법기.통과대부분적적부호확전、(k:2)압축기、련선방식화최종가법기분할산법적우화설계,가이재18.81 ns내완성일차승법운산.사용FPGA진행험증,병채용chartered 0.35 μm COMS공예진행표준단원실현,공작재50MHz,최대연시위18.81 ns,면적위14 329.74문,공모위24.69 mW.재상동공예조건하,장저충승법기여기타방안진행비교,결과표명저충결구시유효적.
