计算机测量与控制
計算機測量與控製
계산궤측량여공제
COMPUTER MEASUREMENT & CONTROL
2011年
10期
2574-2577
,共4页
姚从潮%王新民%黄誉%王首斌
姚從潮%王新民%黃譽%王首斌
요종조%왕신민%황예%왕수빈
BLVDS%FPGA%Modbus协议%信号采集
BLVDS%FPGA%Modbus協議%信號採集
BLVDS%FPGA%Modbus협의%신호채집
测试系统中的信号采集是系统的一个重要环节；文章提出了一种基于FPGA的高速模拟信号采集卡,采用Verilog HDL实现FPGA内部逻辑电路设计,采用AD7938实现ADC采样模块;总线选择BLVDS,FPGA完成BLVDS总线上数据的接收、发送以及数据的缓存,上位机指令和板卡反馈数据依照Modbus协议进行传输,C8051F120完成对FPGA内部BLVDS接收电路缓存数据的读取,根据上位机指令对AD7938控制寄存器以及影子寄存器进行控制,并启动BLVDS驱动电路完成数据的发送；实验结果表明:通信速度快、稳定、可靠,电压采集的结果控制在士0.10V允许范围内.
測試繫統中的信號採集是繫統的一箇重要環節；文章提齣瞭一種基于FPGA的高速模擬信號採集卡,採用Verilog HDL實現FPGA內部邏輯電路設計,採用AD7938實現ADC採樣模塊;總線選擇BLVDS,FPGA完成BLVDS總線上數據的接收、髮送以及數據的緩存,上位機指令和闆卡反饋數據依照Modbus協議進行傳輸,C8051F120完成對FPGA內部BLVDS接收電路緩存數據的讀取,根據上位機指令對AD7938控製寄存器以及影子寄存器進行控製,併啟動BLVDS驅動電路完成數據的髮送；實驗結果錶明:通信速度快、穩定、可靠,電壓採集的結果控製在士0.10V允許範圍內.
측시계통중적신호채집시계통적일개중요배절；문장제출료일충기우FPGA적고속모의신호채집잡,채용Verilog HDL실현FPGA내부라집전로설계,채용AD7938실현ADC채양모괴;총선선택BLVDS,FPGA완성BLVDS총선상수거적접수、발송이급수거적완존,상위궤지령화판잡반궤수거의조Modbus협의진행전수,C8051F120완성대FPGA내부BLVDS접수전로완존수거적독취,근거상위궤지령대AD7938공제기존기이급영자기존기진행공제,병계동BLVDS구동전로완성수거적발송；실험결과표명:통신속도쾌、은정、가고,전압채집적결과공제재사0.10V윤허범위내.
