半导体技术
半導體技術
반도체기술
SEMICONDUCTOR TECHNOLOGY
2010年
9期
868-870
,共3页
部分耗尽绝缘体上硅%动态阈值晶体管%体电阻%体电容%延迟
部分耗儘絕緣體上硅%動態閾值晶體管%體電阻%體電容%延遲
부분모진절연체상규%동태역치정체관%체전조%체전용%연지
研究了基于IBM 8RF 130 nm工艺部分耗尽绝缘体上Si(PDSOI)动态阈值晶体管(DTMOS)体电阻、体电容以及体电阻和体电容乘积(体延迟)随Si膜厚度和器件宽度的变化.结果表明,Si膜厚度减小会导致体阻增大、体电容减小,但是体电阻和体电容的乘积却明显增大.Si膜厚度从200 nm减小到80nm,体延迟增加将近两个数量级.器件宽度增加使得体电阻和体电容都明显增大,DTMOS电路延迟也因此指数递增.推导出了PDSOI DTMOS的延迟模型,为SOI DTMOS器件设计提供了参考.
研究瞭基于IBM 8RF 130 nm工藝部分耗儘絕緣體上Si(PDSOI)動態閾值晶體管(DTMOS)體電阻、體電容以及體電阻和體電容乘積(體延遲)隨Si膜厚度和器件寬度的變化.結果錶明,Si膜厚度減小會導緻體阻增大、體電容減小,但是體電阻和體電容的乘積卻明顯增大.Si膜厚度從200 nm減小到80nm,體延遲增加將近兩箇數量級.器件寬度增加使得體電阻和體電容都明顯增大,DTMOS電路延遲也因此指數遞增.推導齣瞭PDSOI DTMOS的延遲模型,為SOI DTMOS器件設計提供瞭參攷.
연구료기우IBM 8RF 130 nm공예부분모진절연체상Si(PDSOI)동태역치정체관(DTMOS)체전조、체전용이급체전조화체전용승적(체연지)수Si막후도화기건관도적변화.결과표명,Si막후도감소회도치체조증대、체전용감소,단시체전조화체전용적승적각명현증대.Si막후도종200 nm감소도80nm,체연지증가장근량개수량급.기건관도증가사득체전조화체전용도명현증대,DTMOS전로연지야인차지수체증.추도출료PDSOI DTMOS적연지모형,위SOI DTMOS기건설계제공료삼고.
