电子测量技术
電子測量技術
전자측량기술
ELECTRONIC MEASUREMENT TECHNOLOGY
2008年
1期
150-152
,共3页
王亮%张盛兵%谭永亮%潘永峰
王亮%張盛兵%譚永亮%潘永峰
왕량%장성병%담영량%반영봉
IP%Verilog%FPGA验证
IP%Verilog%FPGA驗證
IP%Verilog%FPGA험증
用verilog 硬件描述语言实现了定时/计数器8254的RTL模型,该模型与标准8254功能时序完全相同,可作为一个IP核嵌入SOC系统.在此基础上,提出了一种FPGA单模块验证方法--ROM施加激励法,并在Altera Stratix EP1S80上予以实现,对上述8254IP核进行了全面的功能和时序验证.
用verilog 硬件描述語言實現瞭定時/計數器8254的RTL模型,該模型與標準8254功能時序完全相同,可作為一箇IP覈嵌入SOC繫統.在此基礎上,提齣瞭一種FPGA單模塊驗證方法--ROM施加激勵法,併在Altera Stratix EP1S80上予以實現,對上述8254IP覈進行瞭全麵的功能和時序驗證.
용verilog 경건묘술어언실현료정시/계수기8254적RTL모형,해모형여표준8254공능시서완전상동,가작위일개IP핵감입SOC계통.재차기출상,제출료일충FPGA단모괴험증방법--ROM시가격려법,병재Altera Stratix EP1S80상여이실현,대상술8254IP핵진행료전면적공능화시서험증.
