微计算机信息
微計算機信息
미계산궤신식
CONTROL & AUTOMATION
2009年
9期
171-172,165
,共3页
SystemVerilog%指称语义%EBES%进程代数
SystemVerilog%指稱語義%EBES%進程代數
SystemVerilog%지칭어의%EBES%진정대수
本文利用形式化的方法对SystemVerilog的指称语义进行研究,采用EBES(extended bundle event strueture)作为抽象模型,以便更好的描述SystemvPrilog真并发的特点.我们的主要工作是:首先,通过对SystemVefilog语言的认真学习,从中抽取出一个尽可能多的包含其语法的真并发子集;其次,利用进程代数LOTOS描述其基于EBES模型的指称语义,以提供一个准确的、无二义性的SysteroVerilog文档,避免硬件设计中的逻辑性错误.
本文利用形式化的方法對SystemVerilog的指稱語義進行研究,採用EBES(extended bundle event strueture)作為抽象模型,以便更好的描述SystemvPrilog真併髮的特點.我們的主要工作是:首先,通過對SystemVefilog語言的認真學習,從中抽取齣一箇儘可能多的包含其語法的真併髮子集;其次,利用進程代數LOTOS描述其基于EBES模型的指稱語義,以提供一箇準確的、無二義性的SysteroVerilog文檔,避免硬件設計中的邏輯性錯誤.
본문이용형식화적방법대SystemVerilog적지칭어의진행연구,채용EBES(extended bundle event strueture)작위추상모형,이편경호적묘술SystemvPrilog진병발적특점.아문적주요공작시:수선,통과대SystemVefilog어언적인진학습,종중추취출일개진가능다적포함기어법적진병발자집;기차,이용진정대수LOTOS묘술기기우EBES모형적지칭어의,이제공일개준학적、무이의성적SysteroVerilog문당,피면경건설계중적라집성착오.
