西安交通大学学报
西安交通大學學報
서안교통대학학보
JOURNAL OF XI'AN JIAOTONG UNIVERSITY
2006年
2期
191-194
,共4页
孙海珺%邵志标%迟晓明%邹刚
孫海珺%邵誌標%遲曉明%鄒剛
손해군%소지표%지효명%추강
冗余Booth算法%跳跃式Wallace树%乘法器%部分积
冗餘Booth算法%跳躍式Wallace樹%乘法器%部分積
용여Booth산법%도약식Wallace수%승법기%부분적
为了提高乘法器的综合性能,提出了一种新的冗余Booth三阶算法和跳跃式Wallace树结构,前者可以减少部分积的数目,提高部分积的产生速度,后者可以加快部分积的压缩,减少电路内部的伪翻转,从而降低功耗.基于冗余Booth三阶算法和跳跃式Wallace树结构,采用0.25 μm CMOS工艺,实现了54×54位全定制乘法器,其乘法延时为4.3 ns,芯片面积为1.38 mm2,50 MHz频率下的动态功耗仅为47.2 mW.模拟验证表明,与采用传统Wallace树结构和改进Booth二阶算法的乘法器相比,该乘法器的乘法延时减少了23%,功耗降低了17%,面积减少了20%.
為瞭提高乘法器的綜閤性能,提齣瞭一種新的冗餘Booth三階算法和跳躍式Wallace樹結構,前者可以減少部分積的數目,提高部分積的產生速度,後者可以加快部分積的壓縮,減少電路內部的偽翻轉,從而降低功耗.基于冗餘Booth三階算法和跳躍式Wallace樹結構,採用0.25 μm CMOS工藝,實現瞭54×54位全定製乘法器,其乘法延時為4.3 ns,芯片麵積為1.38 mm2,50 MHz頻率下的動態功耗僅為47.2 mW.模擬驗證錶明,與採用傳統Wallace樹結構和改進Booth二階算法的乘法器相比,該乘法器的乘法延時減少瞭23%,功耗降低瞭17%,麵積減少瞭20%.
위료제고승법기적종합성능,제출료일충신적용여Booth삼계산법화도약식Wallace수결구,전자가이감소부분적적수목,제고부분적적산생속도,후자가이가쾌부분적적압축,감소전로내부적위번전,종이강저공모.기우용여Booth삼계산법화도약식Wallace수결구,채용0.25 μm CMOS공예,실현료54×54위전정제승법기,기승법연시위4.3 ns,심편면적위1.38 mm2,50 MHz빈솔하적동태공모부위47.2 mW.모의험증표명,여채용전통Wallace수결구화개진Booth이계산법적승법기상비,해승법기적승법연시감소료23%,공모강저료17%,면적감소료20%.
