电子科技大学学报
電子科技大學學報
전자과기대학학보
JOURNAL OF UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA
2009年
5期
629-633
,共5页
蔡竟业%夏蓉%刘镰斧%杨远望
蔡竟業%夏蓉%劉鐮斧%楊遠望
채경업%하용%류렴부%양원망
相参雷达%Ka波段%线性调频%锁相环%相位噪声%杂散%收发前端
相參雷達%Ka波段%線性調頻%鎖相環%相位譟聲%雜散%收髮前耑
상삼뢰체%Ka파단%선성조빈%쇄상배%상위조성%잡산%수발전단
提出了一种Ka波段全相参雷达收发前端电路的设计方法,该设计方法综合考虑了收发变频本振(频综)和收发射频前端电路的特点和设计要求,对上/下变频的频率分配进行优化规划,充分利用了直接数字频率合成(DDS)、锁相环(PLL)和FPGA等的优点,从而既降低本振的实现难度,又可在频谱纯度(相噪和杂散水平)与变频时间等关键技术指标上得到了较高的综合表现.基于此,研制实现了一款性能优良的Ka波段全相参雷达收发前端系统组件,该组件已成功地应用在某Ka波段全相参雷达系统中.实测结果表明:当S/C波段的PLL本振源最小步进15 MHz、带宽480 MHz时,发射端杂散电平小于-65 dBc,接收端杂散小于-70 dBc,相噪水平优于-94 dBc/Hz@1 kHz,系统最大变频(频差480 MHz)时间小于15 s.
提齣瞭一種Ka波段全相參雷達收髮前耑電路的設計方法,該設計方法綜閤攷慮瞭收髮變頻本振(頻綜)和收髮射頻前耑電路的特點和設計要求,對上/下變頻的頻率分配進行優化規劃,充分利用瞭直接數字頻率閤成(DDS)、鎖相環(PLL)和FPGA等的優點,從而既降低本振的實現難度,又可在頻譜純度(相譟和雜散水平)與變頻時間等關鍵技術指標上得到瞭較高的綜閤錶現.基于此,研製實現瞭一款性能優良的Ka波段全相參雷達收髮前耑繫統組件,該組件已成功地應用在某Ka波段全相參雷達繫統中.實測結果錶明:噹S/C波段的PLL本振源最小步進15 MHz、帶寬480 MHz時,髮射耑雜散電平小于-65 dBc,接收耑雜散小于-70 dBc,相譟水平優于-94 dBc/Hz@1 kHz,繫統最大變頻(頻差480 MHz)時間小于15 s.
제출료일충Ka파단전상삼뢰체수발전단전로적설계방법,해설계방법종합고필료수발변빈본진(빈종)화수발사빈전단전로적특점화설계요구,대상/하변빈적빈솔분배진행우화규화,충분이용료직접수자빈솔합성(DDS)、쇄상배(PLL)화FPGA등적우점,종이기강저본진적실현난도,우가재빈보순도(상조화잡산수평)여변빈시간등관건기술지표상득도료교고적종합표현.기우차,연제실현료일관성능우량적Ka파단전상삼뢰체수발전단계통조건,해조건이성공지응용재모Ka파단전상삼뢰체계통중.실측결과표명:당S/C파단적PLL본진원최소보진15 MHz、대관480 MHz시,발사단잡산전평소우-65 dBc,접수단잡산소우-70 dBc,상조수평우우-94 dBc/Hz@1 kHz,계통최대변빈(빈차480 MHz)시간소우15 s.
