山东科技大学学报（自然科学版）
山東科技大學學報（自然科學版）
산동과기대학학보（자연과학판）
JOURNAL OF SHANDONG UNIVERSITY OF SCIENCE AND TECHNOLOGY(NATURAL SCIENCE)
2011年
2期
70-79
,共10页
模拟数字转换器%管线式%运算放大器共享
模擬數字轉換器%管線式%運算放大器共享
모의수자전환기%관선식%운산방대기공향
以TSMC 0.18μm CMOS制程实现10住元(10-bit)、每秒取样2×10<'7>次、操作电压1.8 V的管线式(pipeline)模拟数字转换器(ADC)芯片.本设计主要是使用1.5-bit/stage架构,并且配合运算放大器(op amp)共享(sharing)技术,拔除传统第一级取样保持放大器(SHA,sample and hold amplifier)以节省功耗.此芯片的量测结果为输入信号频率2 MHz时,输出的SNDR与ENOB各为46.2 dB与7.32-bit,包含焊线垫片(pad)的芯片面积为1.54(1.391×1.107)mm<'2>,芯片功耗为29.2 mW.
以TSMC 0.18μm CMOS製程實現10住元(10-bit)、每秒取樣2×10<'7>次、操作電壓1.8 V的管線式(pipeline)模擬數字轉換器(ADC)芯片.本設計主要是使用1.5-bit/stage架構,併且配閤運算放大器(op amp)共享(sharing)技術,拔除傳統第一級取樣保持放大器(SHA,sample and hold amplifier)以節省功耗.此芯片的量測結果為輸入信號頻率2 MHz時,輸齣的SNDR與ENOB各為46.2 dB與7.32-bit,包含銲線墊片(pad)的芯片麵積為1.54(1.391×1.107)mm<'2>,芯片功耗為29.2 mW.
이TSMC 0.18μm CMOS제정실현10주원(10-bit)、매초취양2×10<'7>차、조작전압1.8 V적관선식(pipeline)모의수자전환기(ADC)심편.본설계주요시사용1.5-bit/stage가구,병차배합운산방대기(op amp)공향(sharing)기술,발제전통제일급취양보지방대기(SHA,sample and hold amplifier)이절성공모.차심편적량측결과위수입신호빈솔2 MHz시,수출적SNDR여ENOB각위46.2 dB여7.32-bit,포함한선점편(pad)적심편면적위1.54(1.391×1.107)mm<'2>,심편공모위29.2 mW.
