计算机工程与科学
計算機工程與科學
계산궤공정여과학
COMPUTER ENGINEERING & SCIENCE
2009年
2期
93-96,103
,共5页
乘加融合%三输入前导1预测%浮点部件
乘加融閤%三輸入前導1預測%浮點部件
승가융합%삼수입전도1예측%부점부건
高性能高精度的浮点数值处理一直是科学计算追求的目标.为此,本文研究并实现了一种128位浮点乘加融合计算单元.在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度.采用三输入前导1预期技术,简化了预编码,缩短了预测电路的延时并减小面积.该模块单元使用Verilog语言实现,用Design Compiler进行逻辑综合,在simc0.13μm工艺下频率达202MHz,关键路径延时为4.93μs,面积约为191 000门.
高性能高精度的浮點數值處理一直是科學計算追求的目標.為此,本文研究併實現瞭一種128位浮點乘加融閤計算單元.在乘法模塊中,使用分塊乘法,複用57位乘法模塊,減小瞭數據寬度.採用三輸入前導1預期技術,簡化瞭預編碼,縮短瞭預測電路的延時併減小麵積.該模塊單元使用Verilog語言實現,用Design Compiler進行邏輯綜閤,在simc0.13μm工藝下頻率達202MHz,關鍵路徑延時為4.93μs,麵積約為191 000門.
고성능고정도적부점수치처리일직시과학계산추구적목표.위차,본문연구병실현료일충128위부점승가융합계산단원.재승법모괴중,사용분괴승법,복용57위승법모괴,감소료수거관도.채용삼수입전도1예기기술,간화료예편마,축단료예측전로적연시병감소면적.해모괴단원사용Verilog어언실현,용Design Compiler진행라집종합,재simc0.13μm공예하빈솔체202MHz,관건로경연시위4.93μs,면적약위191 000문.
