半导体技术
半導體技術
반도체기술
SEMICONDUCTOR TECHNOLOGY
2007年
1期
65-67,73
,共4页
曾健平%谢海情%晏敏%曾云%章兢
曾健平%謝海情%晏敏%曾雲%章兢
증건평%사해정%안민%증운%장긍
分频器%源耦合逻辑%D触发器%互补金属氧化物半导体
分頻器%源耦閤邏輯%D觸髮器%互補金屬氧化物半導體
분빈기%원우합라집%D촉발기%호보금속양화물반도체
提出了一种新颖的分频器设计方案,在高频段采用改进的CMOS源耦合逻辑(SCL)结构的主从D触发器进行分频,以满足高速要求;在低频段采用自锁存的D触发器进行分频.这种结构的D触发器不但具有锁存功能,而且所需的管子比主从式D触发器要少,以满足低功耗和低噪声要求.从而使总体电路实现高速、低功耗、低噪声要求.基于TSMC的0.18 μmCMOS工艺,利用Cadence Spectre工具进行仿真.该分频器最高工作频率可达到5 GHz,在27 ℃、电源电压为1.8 V、工作频率为5 GHz时,电路的功耗仅4.32 mW.
提齣瞭一種新穎的分頻器設計方案,在高頻段採用改進的CMOS源耦閤邏輯(SCL)結構的主從D觸髮器進行分頻,以滿足高速要求;在低頻段採用自鎖存的D觸髮器進行分頻.這種結構的D觸髮器不但具有鎖存功能,而且所需的管子比主從式D觸髮器要少,以滿足低功耗和低譟聲要求.從而使總體電路實現高速、低功耗、低譟聲要求.基于TSMC的0.18 μmCMOS工藝,利用Cadence Spectre工具進行倣真.該分頻器最高工作頻率可達到5 GHz,在27 ℃、電源電壓為1.8 V、工作頻率為5 GHz時,電路的功耗僅4.32 mW.
제출료일충신영적분빈기설계방안,재고빈단채용개진적CMOS원우합라집(SCL)결구적주종D촉발기진행분빈,이만족고속요구;재저빈단채용자쇄존적D촉발기진행분빈.저충결구적D촉발기불단구유쇄존공능,이차소수적관자비주종식D촉발기요소,이만족저공모화저조성요구.종이사총체전로실현고속、저공모、저조성요구.기우TSMC적0.18 μmCMOS공예,이용Cadence Spectre공구진행방진.해분빈기최고공작빈솔가체도5 GHz,재27 ℃、전원전압위1.8 V、공작빈솔위5 GHz시,전로적공모부4.32 mW.
