基于逻辑功效模型的数字电路延迟估算与优化
기우라집공효모형적수자전로연지고산여우화
Estimating and Optimization of Delay in CMOS Digital Circuit based on Logic Efficacy Model
  • 万方数据
    微处理机 미처리궤
    MICROPROCESSORS
    2010年 5期 21-23,27 ,共4页

    杨东%李瑞%孙显龙

    양동%리서%손현룡

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    CMOS数字集成电路中,延迟是影响电路速度的重要参数.介绍了如何建立CMOS数字集成电路的逻辑功效模型,快速估算出延迟的时间,并且发现来源,找出缩短延迟方法,以及如何选择逻辑的级数、逻辑门类型和MOS管尺寸来对逻辑和电路优化.
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