信息与电子工程
信息與電子工程
신식여전자공정
INFORMATION AND ELECTRONIC ENGINEERING
2008年
5期
338-341
,共4页
数字音视频编解码标准%帧间预测%运动矢量解码%现场可编程门阵列
數字音視頻編解碼標準%幀間預測%運動矢量解碼%現場可編程門陣列
수자음시빈편해마표준%정간예측%운동시량해마%현장가편정문진렬
提出了一种适用于数字音视频编解码标准(AVS)的视频解码帧间运动矢量预测的解码方法,根据AVS宏块模式的特点,以统一的基本运算单元处理所有的解码模式,模块化流水计算,降低了硬件实现的复杂度.采用ASIC结构并使用Verilog语言进行设计、模拟,并成功通过了现场可编程门阵列验证.模块的每个功能块均为专用的VLSI结构,通过系统控制器控制各部分的运行,能有效地提高时钟频率,减小芯片的面积.使用0.18 μm CMOS工艺库综合,在50 MHz的时钟频率下工作时电路规模仅需1.6万门左右.
提齣瞭一種適用于數字音視頻編解碼標準(AVS)的視頻解碼幀間運動矢量預測的解碼方法,根據AVS宏塊模式的特點,以統一的基本運算單元處理所有的解碼模式,模塊化流水計算,降低瞭硬件實現的複雜度.採用ASIC結構併使用Verilog語言進行設計、模擬,併成功通過瞭現場可編程門陣列驗證.模塊的每箇功能塊均為專用的VLSI結構,通過繫統控製器控製各部分的運行,能有效地提高時鐘頻率,減小芯片的麵積.使用0.18 μm CMOS工藝庫綜閤,在50 MHz的時鐘頻率下工作時電路規模僅需1.6萬門左右.
제출료일충괄용우수자음시빈편해마표준(AVS)적시빈해마정간운동시량예측적해마방법,근거AVS굉괴모식적특점,이통일적기본운산단원처리소유적해마모식,모괴화류수계산,강저료경건실현적복잡도.채용ASIC결구병사용Verilog어언진행설계、모의,병성공통과료현장가편정문진렬험증.모괴적매개공능괴균위전용적VLSI결구,통과계통공제기공제각부분적운행,능유효지제고시종빈솔,감소심편적면적.사용0.18 μm CMOS공예고종합,재50 MHz적시종빈솔하공작시전로규모부수1.6만문좌우.
