黑龙江水专学报
黑龍江水專學報
흑룡강수전학보
JOURNAL OF HEILONGJIANG HYDRAULIC ENGINEERING COLLEGE
2006年
3期
119-121
,共3页
VHDL%乘法器%MBA%WT
VHDL%乘法器%MBA%WT
VHDL%승법기%MBA%WT
分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.
分析瞭設計高速乘法器所用的算法,併且基于VHDL硬件描述語言設計齣瞭一箇16位MBA-WT乘法器.該乘法器採用瞭改進Booth算法,可使部分積的箇數減少1/2;也採用Wallace樹型結構的加法器,完成N箇部分積需要O(logN)次加法時間;再使用超前進位加法器得到最後乘積來進一步提高電路的運算速度.整箇設計用VHDL語言實現併由Modelsim以及Synplify倣真驗證.
분석료설계고속승법기소용적산법,병차기우VHDL경건묘술어언설계출료일개16위MBA-WT승법기.해승법기채용료개진Booth산법,가사부분적적개수감소1/2;야채용Wallace수형결구적가법기,완성N개부분적수요O(logN)차가법시간;재사용초전진위가법기득도최후승적래진일보제고전로적운산속도.정개설계용VHDL어언실현병유Modelsim이급Synplify방진험증.
