计算机工程与应用
計算機工程與應用
계산궤공정여응용
COMPUTER ENGINEERING AND APPLICATIONS
2012年
4期
56-60
,共5页
LDPC译码器%准循环码%并行分层译码结构%移位寄存器链
LDPC譯碼器%準循環碼%併行分層譯碼結構%移位寄存器鏈
LDPC역마기%준순배마%병행분층역마결구%이위기존기련
基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率.提出一种基于该算法的译码器硬件设计方法.该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积.该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码.该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2.译码器设计通过打孔产生1/2至1之间的连续码率.
基于併行分層譯碼算法的LDPC譯碼器可以使用較小的芯片麵積實現較高的譯碼速率.提齣一種基于該算法的譯碼器硬件設計方法.該設計方法通過使用移位寄存器鏈,來進一步降低基于併行分層譯碼算法的譯碼器芯片麵積.該硬件設計使用TSMC 65 nm工藝實現,併在實現中使用IEEE 802.16e中的1/2碼率LDPC碼.該譯碼器設計在迭代次數設置為10次時可實現1.2 Gb/s的譯碼速率,芯片麵積1.1 mm2.譯碼器設計通過打孔產生1/2至1之間的連續碼率.
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