中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2010年
8期
51-58
,共8页
赵以诚%宋强国%吴春瑜%梁洁
趙以誠%宋彊國%吳春瑜%樑潔
조이성%송강국%오춘유%량길
调制器%信噪比%延时积分器%量化器%采样
調製器%信譟比%延時積分器%量化器%採樣
조제기%신조비%연시적분기%양화기%채양
文章阐述了∑-△调制器的基本工作原理,构建了二阶∑-△调制器的基本结构,提出了一种用verilog HDL语言描述二阶∑-△调制器的实现方法,其中采用了简单的移位方法来描述调制器的四个增益系数,以实现乘法操作,进而减小了芯片的面积.在此基础上,运用MATLAB系统工具建立了二阶∑-△调制器系统的模型,并完成了系统仿真验证.在电路级完成了它的Verilog语言描述,同时运用modelsim仿真工具对电路进行仿真验证,对数据进行FFT分析,最终证明了MATLAB系统模型和Verilog代码的一致性.
文章闡述瞭∑-△調製器的基本工作原理,構建瞭二階∑-△調製器的基本結構,提齣瞭一種用verilog HDL語言描述二階∑-△調製器的實現方法,其中採用瞭簡單的移位方法來描述調製器的四箇增益繫數,以實現乘法操作,進而減小瞭芯片的麵積.在此基礎上,運用MATLAB繫統工具建立瞭二階∑-△調製器繫統的模型,併完成瞭繫統倣真驗證.在電路級完成瞭它的Verilog語言描述,同時運用modelsim倣真工具對電路進行倣真驗證,對數據進行FFT分析,最終證明瞭MATLAB繫統模型和Verilog代碼的一緻性.
문장천술료∑-△조제기적기본공작원리,구건료이계∑-△조제기적기본결구,제출료일충용verilog HDL어언묘술이계∑-△조제기적실현방법,기중채용료간단적이위방법래묘술조제기적사개증익계수,이실현승법조작,진이감소료심편적면적.재차기출상,운용MATLAB계통공구건립료이계∑-△조제기계통적모형,병완성료계통방진험증.재전로급완성료타적Verilog어언묘술,동시운용modelsim방진공구대전로진행방진험증,대수거진행FFT분석,최종증명료MATLAB계통모형화Verilog대마적일치성.
