固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2012年
4期
386-391
,共6页
陈宏雷%伍冬%沈延钊%许军
陳宏雷%伍鼕%瀋延釗%許軍
진굉뢰%오동%침연쇠%허군
扩展计数型模数变换%Σ△调制器%硬件复用
擴展計數型模數變換%Σ△調製器%硬件複用
확전계수형모수변환%Σ△조제기%경건복용
扩展计数型模数变换器(ADC)结合了∑△调制器高精度和Nyquist速率ADC速度相对较快的优点,因而获得了广泛的重视.设计了一种13 bit的扩展计数型ADC,设计中采用了1.5 bit量化技术和硬件复用技术,其中,1.5 bit量化技术降低了系统对比较器精度的要求,因而可使用动态比较器来降低系统的功耗.硬件复用技术利用了扩展计数型ADC两步变换分时操作的特点,采用同一套模拟器件实现了两个变换过程,既降低了系统功耗,又减小了核心电路的面积.上述设计采用0 18 μm CMOS混合信号工艺流片验证,芯片核心部分的面积只有0 06mm2.测试结果表明该ADC的有效位数(ENOB)为10.6 bit,在19.5 ks/s的转换频率下功耗只有115 μ-W.
擴展計數型模數變換器(ADC)結閤瞭∑△調製器高精度和Nyquist速率ADC速度相對較快的優點,因而穫得瞭廣汎的重視.設計瞭一種13 bit的擴展計數型ADC,設計中採用瞭1.5 bit量化技術和硬件複用技術,其中,1.5 bit量化技術降低瞭繫統對比較器精度的要求,因而可使用動態比較器來降低繫統的功耗.硬件複用技術利用瞭擴展計數型ADC兩步變換分時操作的特點,採用同一套模擬器件實現瞭兩箇變換過程,既降低瞭繫統功耗,又減小瞭覈心電路的麵積.上述設計採用0 18 μm CMOS混閤信號工藝流片驗證,芯片覈心部分的麵積隻有0 06mm2.測試結果錶明該ADC的有效位數(ENOB)為10.6 bit,在19.5 ks/s的轉換頻率下功耗隻有115 μ-W.
확전계수형모수변환기(ADC)결합료∑△조제기고정도화Nyquist속솔ADC속도상대교쾌적우점,인이획득료엄범적중시.설계료일충13 bit적확전계수형ADC,설계중채용료1.5 bit양화기술화경건복용기술,기중,1.5 bit양화기술강저료계통대비교기정도적요구,인이가사용동태비교기래강저계통적공모.경건복용기술이용료확전계수형ADC량보변환분시조작적특점,채용동일투모의기건실현료량개변환과정,기강저료계통공모,우감소료핵심전로적면적.상술설계채용0 18 μm CMOS혼합신호공예류편험증,심편핵심부분적면적지유0 06mm2.측시결과표명해ADC적유효위수(ENOB)위10.6 bit,재19.5 ks/s적전환빈솔하공모지유115 μ-W.
