浙江理工大学学报
浙江理工大學學報
절강리공대학학보
JOURNAL OF ZHEJIANG SCI-TECH UNIVERSITY
2009年
5期
734-737
,共4页
位同步电路%数字锁相%最大相位误差%同步建立时间%FPGA
位同步電路%數字鎖相%最大相位誤差%同步建立時間%FPGA
위동보전로%수자쇄상%최대상위오차%동보건립시간%FPGA
介绍了传统的数字锁相环提取位同步信号的原理,提出了一种改进的可变性能位同步电路FPGA实现方法,该方法首先通过相位比较器得到接收码元序列与本地位同步信号之间的相位差,根据相位差来控制K计数器的计数,由计数器去控制减加脉冲数.通过设置计数器的K值,可改变电路的最大相位误差及同步建立时间等性能.
介紹瞭傳統的數字鎖相環提取位同步信號的原理,提齣瞭一種改進的可變性能位同步電路FPGA實現方法,該方法首先通過相位比較器得到接收碼元序列與本地位同步信號之間的相位差,根據相位差來控製K計數器的計數,由計數器去控製減加脈遲數.通過設置計數器的K值,可改變電路的最大相位誤差及同步建立時間等性能.
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