微电子学
微電子學
미전자학
MICROELECTRONICS
2008年
3期
326-329
,共4页
视频压缩%离散余弦变换%反离散余弦变换%ASIC%FPGA
視頻壓縮%離散餘絃變換%反離散餘絃變換%ASIC%FPGA
시빈압축%리산여현변환%반리산여현변환%ASIC%FPGA
针对适用于H.263及H.264视频压缩协议的编解码算法,二维离散余弦变换(DCT),及二维反离散余弦变换(IDCT),设计了ASIC高速电路,并完成了电路的FPGA模拟验证.在高速算法设计方面,利用一维变换来实现二维变换,通过对变换矩阵的特殊处理,使得一维变换中只含移位和加法运算;在电路设计方面,采用流水线结构并行处理数据,用寄存器堆实现矩阵的转置.对算法及电路设计的优化和改进,大大减少了完成一个矩阵二维正反变换所需要的周期数,提高了电路的吞吐率和运算速度.ASIC设计采用0.18 μm CMOS工艺,在最坏情况下,综合电路可达到的最高频率为250 MHz;FPGA模拟验证最高频率可达170 MHz.
針對適用于H.263及H.264視頻壓縮協議的編解碼算法,二維離散餘絃變換(DCT),及二維反離散餘絃變換(IDCT),設計瞭ASIC高速電路,併完成瞭電路的FPGA模擬驗證.在高速算法設計方麵,利用一維變換來實現二維變換,通過對變換矩陣的特殊處理,使得一維變換中隻含移位和加法運算;在電路設計方麵,採用流水線結構併行處理數據,用寄存器堆實現矩陣的轉置.對算法及電路設計的優化和改進,大大減少瞭完成一箇矩陣二維正反變換所需要的週期數,提高瞭電路的吞吐率和運算速度.ASIC設計採用0.18 μm CMOS工藝,在最壞情況下,綜閤電路可達到的最高頻率為250 MHz;FPGA模擬驗證最高頻率可達170 MHz.
침대괄용우H.263급H.264시빈압축협의적편해마산법,이유리산여현변환(DCT),급이유반리산여현변환(IDCT),설계료ASIC고속전로,병완성료전로적FPGA모의험증.재고속산법설계방면,이용일유변환래실현이유변환,통과대변환구진적특수처리,사득일유변환중지함이위화가법운산;재전로설계방면,채용류수선결구병행처리수거,용기존기퇴실현구진적전치.대산법급전로설계적우화화개진,대대감소료완성일개구진이유정반변환소수요적주기수,제고료전로적탄토솔화운산속도.ASIC설계채용0.18 μm CMOS공예,재최배정황하,종합전로가체도적최고빈솔위250 MHz;FPGA모의험증최고빈솔가체170 MHz.
