电子世界
電子世界
전자세계
ELECTRONICS WORLD
2012年
3期
87-89
,共3页
周伟%杜玉晓%杨其宇%张育俊%曾浩
週偉%杜玉曉%楊其宇%張育俊%曾浩
주위%두옥효%양기우%장육준%증호
亚稳态%建立时间%保持时间%异步FIFO%握手协议
亞穩態%建立時間%保持時間%異步FIFO%握手協議
아은태%건립시간%보지시간%이보FIFO%악수협의
在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题.特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免.针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性.
在FPGA電路設計中,一箇繫統可能包含瞭很多跨時鐘域的時鐘信號,噹其目標域時鐘與源域時鐘不同時,如何在這些不同域之間傳遞數據成為瞭一箇重要問題.特彆是在中心模塊與外圍電路芯片的通信設計中,容易導緻亞穩態的跨時鐘域就不可避免.針對FPGA設計中的亞穩態問題,本文給齣瞭一繫列行之有效的解決方法,很好地抑製亞穩態,提高繫統可靠性.
재FPGA전로설계중,일개계통가능포함료흔다과시종역적시종신호,당기목표역시종여원역시종불동시,여하재저사불동역지간전체수거성위료일개중요문제.특별시재중심모괴여외위전로심편적통신설계중,용역도치아은태적과시종역취불가피면.침대FPGA설계중적아은태문제,본문급출료일계렬행지유효적해결방법,흔호지억제아은태,제고계통가고성.
