FPGA内的多时钟管理与设计
FPGA내적다시종관리여설계
Management and design of multiple clocks in FPGA
  • 万方数据
    无线电通信技术 무선전통신기술
    RADIO COMMUNICATIONS TECHNOLOGY
    2006年 6期 35-38 ,共4页

    郭金鹏%张惠峥

    곽금붕%장혜쟁

    FPGA%时钟%碰撞%时钟域%数据切换 FPGA%時鐘%踫撞%時鐘域%數據切換
    FPGA%시종%팽당%시종역%수거절환
    数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用vHDL语言设计实现多时钟15路复接器的例子.
    수자전로중적시종관리화설계시일개비상중요화관건적문제,대FPGA내사용적시종의거빈솔화래원제출료화분,분별토론료타문적성질、특점화사용장합;연후탐토료불동시종역수거전수화절환적문제,거출료사용촉발기、감상기화FIFO완충해결상술문제적3충불동적방법;최후급출료일개FPGA내부사용vHDL어언설계실현다시종15로복접기적례자.
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