固体电子学研究与进展
固體電子學研究與進展
고체전자학연구여진전
RESEARCH & PROGRESS OF SOLID STATE ELECTRONICS
2007年
1期
88-94
,共7页
低功耗%离散余弦变化%逆离散余弦变换%常系数乘法器%零输入旁路%门控时钟%截断处理%视频压缩
低功耗%離散餘絃變化%逆離散餘絃變換%常繫數乘法器%零輸入徬路%門控時鐘%截斷處理%視頻壓縮
저공모%리산여현변화%역리산여현변환%상계수승법기%령수입방로%문공시종%절단처리%시빈압축
设计了一种低功耗的2D DCT/IDCT处理器.为了降低功耗,设计基于行列分解的结构,采用了Loeffler的DCT/IDCT快速算法,并使用了零输入旁路、门控时钟、截断处理等技术,在满足设计需求的基础上降低了系统的功耗.常系数乘法器是该处理器的一个重要部件,文中基于并行乘法器结构设计了一种新型的低功耗常系数乘法器,它采用了CSD编码、Wallace Tree乘法算法,结合采用了截断处理、变数校正的优化技术,使得2D DCT/ID-CT处理器整体性能有较大提高.设计的时钟频率为100 MHz,可以满足MPEG2 MP@HL实时解码的应用.采用SMIC 0.18 μm工艺进行综合,该2D DCT/IDCT处理器的面积为341 212 μm2,功耗为14.971 mW.通过与其他结构的2D DCT/IDCT处理器设计分析与比较,在满足MPEG2 MP@HL实时解码应用的同时,实现了较低的功耗.
設計瞭一種低功耗的2D DCT/IDCT處理器.為瞭降低功耗,設計基于行列分解的結構,採用瞭Loeffler的DCT/IDCT快速算法,併使用瞭零輸入徬路、門控時鐘、截斷處理等技術,在滿足設計需求的基礎上降低瞭繫統的功耗.常繫數乘法器是該處理器的一箇重要部件,文中基于併行乘法器結構設計瞭一種新型的低功耗常繫數乘法器,它採用瞭CSD編碼、Wallace Tree乘法算法,結閤採用瞭截斷處理、變數校正的優化技術,使得2D DCT/ID-CT處理器整體性能有較大提高.設計的時鐘頻率為100 MHz,可以滿足MPEG2 MP@HL實時解碼的應用.採用SMIC 0.18 μm工藝進行綜閤,該2D DCT/IDCT處理器的麵積為341 212 μm2,功耗為14.971 mW.通過與其他結構的2D DCT/IDCT處理器設計分析與比較,在滿足MPEG2 MP@HL實時解碼應用的同時,實現瞭較低的功耗.
설계료일충저공모적2D DCT/IDCT처리기.위료강저공모,설계기우행렬분해적결구,채용료Loeffler적DCT/IDCT쾌속산법,병사용료령수입방로、문공시종、절단처리등기술,재만족설계수구적기출상강저료계통적공모.상계수승법기시해처리기적일개중요부건,문중기우병행승법기결구설계료일충신형적저공모상계수승법기,타채용료CSD편마、Wallace Tree승법산법,결합채용료절단처리、변수교정적우화기술,사득2D DCT/ID-CT처리기정체성능유교대제고.설계적시종빈솔위100 MHz,가이만족MPEG2 MP@HL실시해마적응용.채용SMIC 0.18 μm공예진행종합,해2D DCT/IDCT처리기적면적위341 212 μm2,공모위14.971 mW.통과여기타결구적2D DCT/IDCT처리기설계분석여비교,재만족MPEG2 MP@HL실시해마응용적동시,실현료교저적공모.
