仪表技术与传感器
儀錶技術與傳感器
의표기술여전감기
INSTRUMENT TECHNIQUE AND SENSOR
2010年
3期
75-77
,共3页
朱小兰%李惠军%赵守磊%郑熠%魏丽
硃小蘭%李惠軍%趙守磊%鄭熠%魏麗
주소란%리혜군%조수뢰%정습%위려
专用集成电路%集成电路设计%时间数字转换%高精度%大量程%现场可编程门阵列
專用集成電路%集成電路設計%時間數字轉換%高精度%大量程%現場可編程門陣列
전용집성전로%집성전로설계%시간수자전환%고정도%대량정%현장가편정문진렬
提出一款新型高精度、大量程TDC(时间数字转换)IP核的系统级构架.采用基于门延时的精细计数与基于时钟的粗计数相结合的技术模式获得高精度、大量程的测控指标.在使用底层编辑器对影响TDC精度的环形延时链(RDL)进行仔细的手动布局得到相对布局宏(RPM)之后,完成了系统级建模、Verilog系统级设计、仿真及验证.最后,在Xilinx FPGA开发板Spartan 3E XC3S500E环境下实现并完成了系统级验证.验证结果表明:分辨率可达2.5 ns.通过仿真和测试显示,其精度与现有TDC精度相比,提高了70%,量程达到8 ms,计数结果稳定准确.
提齣一款新型高精度、大量程TDC(時間數字轉換)IP覈的繫統級構架.採用基于門延時的精細計數與基于時鐘的粗計數相結閤的技術模式穫得高精度、大量程的測控指標.在使用底層編輯器對影響TDC精度的環形延時鏈(RDL)進行仔細的手動佈跼得到相對佈跼宏(RPM)之後,完成瞭繫統級建模、Verilog繫統級設計、倣真及驗證.最後,在Xilinx FPGA開髮闆Spartan 3E XC3S500E環境下實現併完成瞭繫統級驗證.驗證結果錶明:分辨率可達2.5 ns.通過倣真和測試顯示,其精度與現有TDC精度相比,提高瞭70%,量程達到8 ms,計數結果穩定準確.
제출일관신형고정도、대량정TDC(시간수자전환)IP핵적계통급구가.채용기우문연시적정세계수여기우시종적조계수상결합적기술모식획득고정도、대량정적측공지표.재사용저층편집기대영향TDC정도적배형연시련(RDL)진행자세적수동포국득도상대포국굉(RPM)지후,완성료계통급건모、Verilog계통급설계、방진급험증.최후,재Xilinx FPGA개발판Spartan 3E XC3S500E배경하실현병완성료계통급험증.험증결과표명:분변솔가체2.5 ns.통과방진화측시현시,기정도여현유TDC정도상비,제고료70%,량정체도8 ms,계수결과은정준학.
