计算机工程
計算機工程
계산궤공정
COMPUTER ENGINEERING
2012年
16期
249-252
,共4页
董冕%吴丹%饶金理%黄威%戴葵%邹雪城
董冕%吳丹%饒金理%黃威%戴葵%鄒雪城
동면%오단%요금리%황위%대규%추설성
多媒体技术%子字并行%硬件共享%运算单元%ESCA系统%协处理器
多媒體技術%子字併行%硬件共享%運算單元%ESCA繫統%協處理器
다매체기술%자자병행%경건공향%운산단원%ESCA계통%협처리기
通过硬件共享的方式实现一套高性能子字并行运算单元,运算单元采用流水线设计,可以一个周期进行1个64-bit、2个32-bit,4个16-bit或8个8-bit定点运算,1个双精度或2个单精度浮点运算.运算单元采用Verilog HDL设计,在0.18 μm标准CMOS工艺库下实现,并针对实际多媒体应用程序基于ESCA系统进行性能评测.实验结果表明,该运算单元可以在硬件开销和性能上获得较好的平衡.
通過硬件共享的方式實現一套高性能子字併行運算單元,運算單元採用流水線設計,可以一箇週期進行1箇64-bit、2箇32-bit,4箇16-bit或8箇8-bit定點運算,1箇雙精度或2箇單精度浮點運算.運算單元採用Verilog HDL設計,在0.18 μm標準CMOS工藝庫下實現,併針對實際多媒體應用程序基于ESCA繫統進行性能評測.實驗結果錶明,該運算單元可以在硬件開銷和性能上穫得較好的平衡.
통과경건공향적방식실현일투고성능자자병행운산단원,운산단원채용류수선설계,가이일개주기진행1개64-bit、2개32-bit,4개16-bit혹8개8-bit정점운산,1개쌍정도혹2개단정도부점운산.운산단원채용Verilog HDL설계,재0.18 μm표준CMOS공예고하실현,병침대실제다매체응용정서기우ESCA계통진행성능평측.실험결과표명,해운산단원가이재경건개소화성능상획득교호적평형.
