IEEE 1394b VersaPHY的IP核设计与实现
IEEE 1394b VersaPHY적IP핵설계여실현
Design and implementation of IP Core of IEEE 1394b VersaPHY
  • 万方数据
    计算机测量与控制 계산궤측량여공제
    COMPUTER MEASUREMENT & CONTROL
    2012年 9期 2525-2528 ,共4页

    朱榆涵%邵洪峰%伊小素%龙映雪

    주유함%소홍봉%이소소%룡영설

    VersaPHY%IP核%Verilog HDL VersaPHY%IP覈%Verilog HDL
    VersaPHY%IP핵%Verilog HDL
    文章提出了VersaPHY的IP核的实现方案；根据VersaPHY协议,分析了VersaPHY的标签、数据包和寄存器,完成了VersaPHY的IP核设计；在Altera QuartusⅡ开发平台上,结合Verilog HDL语言和其自带的IP CORE实现了VP- Label寻址的数据包(读请求包、读响应包、写请求包、写响应包)的接收和发送；最后借助于QuartusⅡ集成开发环境提供的SignalTapⅡ逻辑分析仪进行验证,结果表明,该系统可以实现不同速度(100Mb/s、200Mb/s、400Mb/s、800Mb/s)的VersaPHY的数据包的传输,工作稳定可靠,满足实际应用需求.
    문장제출료VersaPHY적IP핵적실현방안；근거VersaPHY협의,분석료VersaPHY적표첨、수거포화기존기,완성료VersaPHY적IP핵설계；재Altera QuartusⅡ개발평태상,결합Verilog HDL어언화기자대적IP CORE실현료VP- Label심지적수거포(독청구포、독향응포、사청구포、사향응포)적접수화발송；최후차조우QuartusⅡ집성개발배경제공적SignalTapⅡ라집분석의진행험증,결과표명,해계통가이실현불동속도(100Mb/s、200Mb/s、400Mb/s、800Mb/s)적VersaPHY적수거포적전수,공작은정가고,만족실제응용수구.
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