半导体学报
半導體學報
반도체학보
CHINESE JOURNAL OF SEMICONDUCTORS
2008年
7期
1417-1421
,共5页
肖剑%陈贵灿%张福甲%王永顺
肖劍%陳貴燦%張福甲%王永順
초검%진귀찬%장복갑%왕영순
DVI%时钟数据恢复%过采样%DPLL
DVI%時鐘數據恢複%過採樣%DPLL
DVI%시종수거회복%과채양%DPLL
设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求.
設計瞭一種實現DVI(digital visual interface)數字視頻信號接收器的新型時鐘數據恢複電路.通過在過採樣電路和數字鎖相環之間增加彈性緩遲電路,在實現10bit數據恢複的同時,使採樣時鐘頻率減小為數據頻率的2.5倍,DPLL同時對10bit併行的數據進行相位檢測判斷,提高瞭判斷的正確率,使數據傳輸的誤碼率得到改善.採用SMIC0.18μm CMOS工藝流片,測試結果錶明,輸入三路併行的1.65Gbps/ch UXGA格式像素數據和傳輸電纜長度2m條件下,輸齣繫統時鐘信號最大抖動峰.峰值為183ps,均方值為24ps,滿足DVI規範要求.
설계료일충실현DVI(digital visual interface)수자시빈신호접수기적신형시종수거회복전로.통과재과채양전로화수자쇄상배지간증가탄성완충전로,재실현10bit수거회복적동시,사채양시종빈솔감소위수거빈솔적2.5배,DPLL동시대10bit병행적수거진행상위검측판단,제고료판단적정학솔,사수거전수적오마솔득도개선.채용SMIC0.18μm CMOS공예류편,측시결과표명,수입삼로병행적1.65Gbps/ch UXGA격식상소수거화전수전람장도2m조건하,수출계통시종신호최대두동봉.봉치위183ps,균방치위24ps,만족DVI규범요구.
