科学技术与工程
科學技術與工程
과학기술여공정
SCIENCE TECHNOLOGY AND ENGINEERING
2009年
23期
7170-7172
,共3页
物理层%数码管%FPGA%抖动%VerilogHDL%时序仿真
物理層%數碼管%FPGA%抖動%VerilogHDL%時序倣真
물리층%수마관%FPGA%두동%VerilogHDL%시서방진
论述了采用Verilog HDL设计语言开发串行输入的多组多位数码管显示的设计思想.在硬件物理层实现串行数据的接收和硬件编码,而该物理层是采用VerilogHDL编程在FPGA上实现.利用FPGA硬件执行的并行性解决传统设计方法中难以克服的多组多位数码管显示抖动问题,这也是一种充分利用FPGA资源换取系统性能的设计方法,也易于实现数码管显示的扩展.本设计方案的VerilogHDL源代码已经完成综合并通过了布局布线后的时序仿真,系统性能完全满足实际需求.
論述瞭採用Verilog HDL設計語言開髮串行輸入的多組多位數碼管顯示的設計思想.在硬件物理層實現串行數據的接收和硬件編碼,而該物理層是採用VerilogHDL編程在FPGA上實現.利用FPGA硬件執行的併行性解決傳統設計方法中難以剋服的多組多位數碼管顯示抖動問題,這也是一種充分利用FPGA資源換取繫統性能的設計方法,也易于實現數碼管顯示的擴展.本設計方案的VerilogHDL源代碼已經完成綜閤併通過瞭佈跼佈線後的時序倣真,繫統性能完全滿足實際需求.
논술료채용Verilog HDL설계어언개발천행수입적다조다위수마관현시적설계사상.재경건물리층실현천행수거적접수화경건편마,이해물리층시채용VerilogHDL편정재FPGA상실현.이용FPGA경건집행적병행성해결전통설계방법중난이극복적다조다위수마관현시두동문제,저야시일충충분이용FPGA자원환취계통성능적설계방법,야역우실현수마관현시적확전.본설계방안적VerilogHDL원대마이경완성종합병통과료포국포선후적시서방진,계통성능완전만족실제수구.
