西安邮电学院学报
西安郵電學院學報
서안유전학원학보
JOURNAL OF XI’AN INSTITUTE OF POSTS AND TELECOMMUNICATIONS
2009年
1期
53-56
,共4页
模拟电路设计%带隙基准源%电源抑制比%低电压
模擬電路設計%帶隙基準源%電源抑製比%低電壓
모의전로설계%대극기준원%전원억제비%저전압
设计了一款高精度、低电源电压的CMOS带隙基准源,具有良好的电源抑制比.电路采用电流模结构和反馈控制实现了低电压、低功耗和高电源抑制比.基于0.25μm CMOS工艺,测试结果表明:在1V电源电压下,1KHz频率时.电源抑制比约为80dB,在0-70℃温度范围内,输出电压变化率不超过0.3%.
設計瞭一款高精度、低電源電壓的CMOS帶隙基準源,具有良好的電源抑製比.電路採用電流模結構和反饋控製實現瞭低電壓、低功耗和高電源抑製比.基于0.25μm CMOS工藝,測試結果錶明:在1V電源電壓下,1KHz頻率時.電源抑製比約為80dB,在0-70℃溫度範圍內,輸齣電壓變化率不超過0.3%.
설계료일관고정도、저전원전압적CMOS대극기준원,구유량호적전원억제비.전로채용전류모결구화반궤공제실현료저전압、저공모화고전원억제비.기우0.25μm CMOS공예,측시결과표명:재1V전원전압하,1KHz빈솔시.전원억제비약위80dB,재0-70℃온도범위내,수출전압변화솔불초과0.3%.
