四川兵工学报
四川兵工學報
사천병공학보
SICHUAN ORDNANCE JOURNAL
2010年
5期
89-92
,共4页
CRC-16%串行%并行%Verilog HDL%FPGA
CRC-16%串行%併行%Verilog HDL%FPGA
CRC-16%천행%병행%Verilog HDL%FPGA
以16位CRC-16校验码为例,在对CRC校验码原理和一般的串行CRC生成算法进行分析的基础上,改进了串行CRC算法,并进一步推导出并行CRC算法.利用Quartus II集成环境和Verilog HDL语言工具将算法转变为校验码生成电路,并进行验证比较,最后在FPGA上进行了硬件电路的仿真和实现.结果表明,并行CRC算法在速度方面明显优于串行CRC算法,但会牺牲较大的硬件空间.
以16位CRC-16校驗碼為例,在對CRC校驗碼原理和一般的串行CRC生成算法進行分析的基礎上,改進瞭串行CRC算法,併進一步推導齣併行CRC算法.利用Quartus II集成環境和Verilog HDL語言工具將算法轉變為校驗碼生成電路,併進行驗證比較,最後在FPGA上進行瞭硬件電路的倣真和實現.結果錶明,併行CRC算法在速度方麵明顯優于串行CRC算法,但會犧牲較大的硬件空間.
이16위CRC-16교험마위례,재대CRC교험마원리화일반적천행CRC생성산법진행분석적기출상,개진료천행CRC산법,병진일보추도출병행CRC산법.이용Quartus II집성배경화Verilog HDL어언공구장산법전변위교험마생성전로,병진행험증비교,최후재FPGA상진행료경건전로적방진화실현.결과표명,병행CRC산법재속도방면명현우우천행CRC산법,단회희생교대적경건공간.
