电路与系统学报
電路與繫統學報
전로여계통학보
JOURNAL OF CIRCUITS AND SYSTEMS
2003年
2期
48-53
,共6页
赵文虎%王志功%费瑞霞%朱恩%吴微
趙文虎%王誌功%費瑞霞%硃恩%吳微
조문호%왕지공%비서하%주은%오미
8B/10B码%编码%解码%逻辑运算%集成电路
8B/10B碼%編碼%解碼%邏輯運算%集成電路
8B/10B마%편마%해마%라집운산%집성전로
本文研究了8B/10B编码中的内在相关性,并在此基础上提出一种基于逻辑设计的编、解码方法,以达到简化实现结构,用于大规模集成电路设计的目的.仿真结果证明本方法的逻辑运算量小、速度快、可靠性高.同时根据仿真需要,采用0.25μm CMOS工艺制作了编解码芯片中TSPC结构D触发器,其电路面积仅为200μm2.经测试,芯片的工作频率可从150MHz一直到2.37GHz.在50欧姆负载条件下,2.37GHz时钟的二分频信号的电压峰-峰值为1.58V,信号占空比为49%,相位抖动为4ps rms.该测试结果为采用本方法设计不同速率的超高速编解码芯片奠定了基础.
本文研究瞭8B/10B編碼中的內在相關性,併在此基礎上提齣一種基于邏輯設計的編、解碼方法,以達到簡化實現結構,用于大規模集成電路設計的目的.倣真結果證明本方法的邏輯運算量小、速度快、可靠性高.同時根據倣真需要,採用0.25μm CMOS工藝製作瞭編解碼芯片中TSPC結構D觸髮器,其電路麵積僅為200μm2.經測試,芯片的工作頻率可從150MHz一直到2.37GHz.在50歐姆負載條件下,2.37GHz時鐘的二分頻信號的電壓峰-峰值為1.58V,信號佔空比為49%,相位抖動為4ps rms.該測試結果為採用本方法設計不同速率的超高速編解碼芯片奠定瞭基礎.
본문연구료8B/10B편마중적내재상관성,병재차기출상제출일충기우라집설계적편、해마방법,이체도간화실현결구,용우대규모집성전로설계적목적.방진결과증명본방법적라집운산량소、속도쾌、가고성고.동시근거방진수요,채용0.25μm CMOS공예제작료편해마심편중TSPC결구D촉발기,기전로면적부위200μm2.경측시,심편적공작빈솔가종150MHz일직도2.37GHz.재50구모부재조건하,2.37GHz시종적이분빈신호적전압봉-봉치위1.58V,신호점공비위49%,상위두동위4ps rms.해측시결과위채용본방법설계불동속솔적초고속편해마심편전정료기출.
