电子学报
電子學報
전자학보
ACTA ELECTRONICA SINICA
2013年
7期
1448-1452
,共5页
工艺变化%反相器门延时模型%衬底耦合效应%多项式混沌
工藝變化%反相器門延時模型%襯底耦閤效應%多項式混沌
공예변화%반상기문연시모형%츤저우합효응%다항식혼돈
process variation%inverter gate delay model%substrate coupling effect%polynomial chaos theory
本文提出了一个考虑衬底耦合效应的门延迟模型。该模型在考虑衬底耦合效应下转换CMOS反相器的延迟为等效电阻和电容（RC）网络延迟。考虑工艺参数扰动和衬底耦合效应对门延时的影响，建立基于工艺扰动的简单开关电容门延迟模型，结合随机配置法和多项式的混沌展开法分析门延时。利用数值计算方法对本模型和分析方法进行验证，结果表明与HSPICE精确模型仿真结果的相对误差小于2％，证明本模型和分析方法的有效性。
本文提齣瞭一箇攷慮襯底耦閤效應的門延遲模型。該模型在攷慮襯底耦閤效應下轉換CMOS反相器的延遲為等效電阻和電容（RC）網絡延遲。攷慮工藝參數擾動和襯底耦閤效應對門延時的影響，建立基于工藝擾動的簡單開關電容門延遲模型，結閤隨機配置法和多項式的混沌展開法分析門延時。利用數值計算方法對本模型和分析方法進行驗證，結果錶明與HSPICE精確模型倣真結果的相對誤差小于2％，證明本模型和分析方法的有效性。
본문제출료일개고필츤저우합효응적문연지모형。해모형재고필츤저우합효응하전환CMOS반상기적연지위등효전조화전용（RC）망락연지。고필공예삼수우동화츤저우합효응대문연시적영향，건립기우공예우동적간단개관전용문연지모형，결합수궤배치법화다항식적혼돈전개법분석문연시。이용수치계산방법대본모형화분석방법진행험증，결과표명여HSPICE정학모형방진결과적상대오차소우2％，증명본모형화분석방법적유효성。
This paper proposes an inverter gate delay model that is comprehensive for inverter gate delay analysis considering substrate coupling .The proposed model transforms the CMOS inverter delay to resistor and capacitance (RC) delay ,and then com-putes the RC network delay under the process variation considering substrate coupling effect .The delay model analysis uses stochas-tic collocation methods combined with a polynomial chaos ,which considers within-die process variation and substrate coupling ef-fect .Experimental results are based on numerical calculation method .Simulation results show that the method’s proportional error is less than 2% compared to HSPICE simulation .
