电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2014年
14期
113-116
,共4页
数字AGC%峰值检测%FPGA%高速比较器
數字AGC%峰值檢測%FPGA%高速比較器
수자AGC%봉치검측%FPGA%고속비교기
digital AGC%peak detection%FPGA%high-speed comparator
传统数字自动增益控制(AGC)电路采用模数转换器（ADC）采集信号后进行信号处理得到幅值信息实现自动增益控制，此过程对采样速率和算法要求较高。为降低对ADC采样速率和后级信号处理算法要求，设计了一种采用高速比较器与数字器件（DAC+FPGA/CPLD）实现的峰值检测电路，并将其应用在中频数字自动增益控制电路中，电路可以在1 MHz至60 MHz对信号进行自动增益控制，可以将峰峰值稳定在2±0.2 V范围。
傳統數字自動增益控製(AGC)電路採用模數轉換器（ADC）採集信號後進行信號處理得到幅值信息實現自動增益控製，此過程對採樣速率和算法要求較高。為降低對ADC採樣速率和後級信號處理算法要求，設計瞭一種採用高速比較器與數字器件（DAC+FPGA/CPLD）實現的峰值檢測電路，併將其應用在中頻數字自動增益控製電路中，電路可以在1 MHz至60 MHz對信號進行自動增益控製，可以將峰峰值穩定在2±0.2 V範圍。
전통수자자동증익공제(AGC)전로채용모수전환기（ADC）채집신호후진행신호처리득도폭치신식실현자동증익공제，차과정대채양속솔화산법요구교고。위강저대ADC채양속솔화후급신호처리산법요구，설계료일충채용고속비교기여수자기건（DAC+FPGA/CPLD）실현적봉치검측전로，병장기응용재중빈수자자동증익공제전로중，전로가이재1 MHz지60 MHz대신호진행자동증익공제，가이장봉봉치은정재2±0.2 V범위。
The traditional digital automatic gain control circuit adopts ADC to collect signal.After processing the acquisition signal,we can get the amplitude information to realize AGC, which needs hign sampling rate and complex algorithm.To reduce the requirement of ADC sampling rate and the back-end signal processing algorithm,this paper has designed a kind of peak detection circuit with high-speed comparator and high-speed digital devices(DAC+FPGA or CPLD or MCU).We can apply the peak detection circuit to the intermediate frequency digital AGC. This circuit can realize automatic gain control from 1 MHz to 60 MHz,and the peak-to-peak value can be stabilized in 2±0.2 V.
