科学技术与工程
科學技術與工程
과학기술여공정
SCIENCE TECHNOLOGY AND ENGINEERING
2013年
27期
7971-7978
,共8页
全同步测频%闸门%FPGA%Verilog%NIOSⅡ
全同步測頻%閘門%FPGA%Verilog%NIOSⅡ
전동보측빈%갑문%FPGA%Verilog%NIOSⅡ
complete synchronous frequency measurement%gate%FPGA%Verilog%Nious Ⅱ
全同步测频法是基于多周期同步测频思想,对多周期同步测频法进一步改善.多周期同步法实际计数闸门是待测信号周期的整数倍,对待测信号不存在±1误差.全同步测频法使得待测信号、时间基准信号、实际闸门三者达到同步,从而消除了待测信号与时基信号的误差.系统中在FPGA内完成脉冲上升沿处窄脉冲产生电路、脉冲上升沿重合检测电路、计数器、闸门.系统通过在Quartus Ⅱ中用Verilog语言编写脉冲计数模块及控制模块,NIOSII软核处理器作为系统控制中心.
全同步測頻法是基于多週期同步測頻思想,對多週期同步測頻法進一步改善.多週期同步法實際計數閘門是待測信號週期的整數倍,對待測信號不存在±1誤差.全同步測頻法使得待測信號、時間基準信號、實際閘門三者達到同步,從而消除瞭待測信號與時基信號的誤差.繫統中在FPGA內完成脈遲上升沿處窄脈遲產生電路、脈遲上升沿重閤檢測電路、計數器、閘門.繫統通過在Quartus Ⅱ中用Verilog語言編寫脈遲計數模塊及控製模塊,NIOSII軟覈處理器作為繫統控製中心.
전동보측빈법시기우다주기동보측빈사상,대다주기동보측빈법진일보개선.다주기동보법실제계수갑문시대측신호주기적정수배,대대측신호불존재±1오차.전동보측빈법사득대측신호、시간기준신호、실제갑문삼자체도동보,종이소제료대측신호여시기신호적오차.계통중재FPGA내완성맥충상승연처착맥충산생전로、맥충상승연중합검측전로、계수기、갑문.계통통과재Quartus Ⅱ중용Verilog어언편사맥충계수모괴급공제모괴,NIOSII연핵처리기작위계통공제중심.
