电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2013年
18期
112-114
,共3页
控制器%自测试%数字电路设计%DDR2%MARCH C+
控製器%自測試%數字電路設計%DDR2%MARCH C+
공제기%자측시%수자전로설계%DDR2%MARCH C+
controller%self-test%digital logic design%DDR2%MARCH C+
在研究了JEDEC制定的DDR2标准的基础上,基于对DDR2快速测试的目的,设计了一种带自测功能的新型DDR2控制器.该控制器既拥有常见的控制时序、刷新、初始化等功能,又可以在没有外部激励的情况下对DDR2进行测试.整个设计完全遵循JEDEC标准,采用自顶向下的设计方法,通过异步FIFO进行跨时钟域的信号通讯,接口部分兼容FPGA的MCB模块,可以实现和MCB的简单替代,最后用verilog语言进行描述并通过仿真验证和FPGA验证,达到了较高的性能和实现了要求的功能.与常见的控制器相比,本设计虽然增加了自测试功能,但综合后的面积只增加10％.
在研究瞭JEDEC製定的DDR2標準的基礎上,基于對DDR2快速測試的目的,設計瞭一種帶自測功能的新型DDR2控製器.該控製器既擁有常見的控製時序、刷新、初始化等功能,又可以在沒有外部激勵的情況下對DDR2進行測試.整箇設計完全遵循JEDEC標準,採用自頂嚮下的設計方法,通過異步FIFO進行跨時鐘域的信號通訊,接口部分兼容FPGA的MCB模塊,可以實現和MCB的簡單替代,最後用verilog語言進行描述併通過倣真驗證和FPGA驗證,達到瞭較高的性能和實現瞭要求的功能.與常見的控製器相比,本設計雖然增加瞭自測試功能,但綜閤後的麵積隻增加10％.
재연구료JEDEC제정적DDR2표준적기출상,기우대DDR2쾌속측시적목적,설계료일충대자측공능적신형DDR2공제기.해공제기기옹유상견적공제시서、쇄신、초시화등공능,우가이재몰유외부격려적정황하대DDR2진행측시.정개설계완전준순JEDEC표준,채용자정향하적설계방법,통과이보FIFO진행과시종역적신호통신,접구부분겸용FPGA적MCB모괴,가이실현화MCB적간단체대,최후용verilog어언진행묘술병통과방진험증화FPGA험증,체도료교고적성능화실현료요구적공능.여상견적공제기상비,본설계수연증가료자측시공능,단종합후적면적지증가10％.
