CAJ | 학술논문

本文介绍了一种使用可编程逻辑器件FPGA和Verilog语言实现的32位低功耗高速除法器的设计。该除法器可以实现有符号数运算和无符号数运算，主要操作有移位、比较和减法操作。设计中采用了一种新的基-16算法，该算法大幅度减少了除法运算过程中的移位操作，从而提高了除法器的运算速度。在该设计中加入了门控时钟，从而大幅度减少了动态功耗。仿真和综合结果表明其功能的正确性，运行频率最高可达530.772MHz ，功耗降低了55.98%。
본문개소료일충사용가편정라집기건FPGA화Verilog어언실현적32위저공모고속제법기적설계。해제법기가이실현유부호수운산화무부호수운산，주요조작유이위、비교화감법조작。설계중채용료일충신적기-16산법，해산법대폭도감소료제법운산과정중적이위조작，종이제고료제법기적운산속도。재해설계중가입료문공시종，종이대폭도감소료동태공모。방진화종합결과표명기공능적정학성，운행빈솔최고가체530.772MHz ，공모강저료55.98%。