电子与封装
電子與封裝
전자여봉장
EIECTRONICS AND PACKAGING
2014年
3期
21-24
,共4页
嵌入式芯片%时钟延时%时钟树自动综合
嵌入式芯片%時鐘延時%時鐘樹自動綜閤
감입식심편%시종연시%시종수자동종합
SOC IC%clock latency%clock CTS
主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面，主要包括以下三个方面：不同转换率的输入输出单元，具有大负载电容端口以及来自不同时钟域的时钟网络。针对提出的问题，讨论一般采取的解决方案，优化时钟延时，通过针对性的方法技巧，可以在时钟树自动综合时有效地减少时钟树延时。
主要探討在嵌入式芯片後耑設計時怎麽實現時鐘延時最小時鐘網絡。時鐘網絡優化的障礙可能來自很多方麵，主要包括以下三箇方麵：不同轉換率的輸入輸齣單元，具有大負載電容耑口以及來自不同時鐘域的時鐘網絡。針對提齣的問題，討論一般採取的解決方案，優化時鐘延時，通過針對性的方法技巧，可以在時鐘樹自動綜閤時有效地減少時鐘樹延時。
주요탐토재감입식심편후단설계시즘요실현시종연시최소시종망락。시종망락우화적장애가능래자흔다방면，주요포괄이하삼개방면：불동전환솔적수입수출단원，구유대부재전용단구이급래자불동시종역적시종망락。침대제출적문제，토론일반채취적해결방안，우화시종연시，통과침대성적방법기교，가이재시종수자동종합시유효지감소시종수연시。
The paper mainly discusses the clock latency is how to achieve the minimum clock network in SOC IC backend design. The clock network optimization barriers may come from many aspects, this paper discussed mainly includes the following three aspects: I/O cells with different conversion rate, high load capacitance pin and from different clock domains of clock network. For those problems, the paper will discuss solutions generally taken, optimization of clock latency, through targeted skills, can effectively reduce the clock tree latency in clock CTS.
