电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2013年
13期
184-186,190
,共4页
锁定时间%相位噪声%杂散抑制度%直接数字式频率合成器%锁相环%频率合成器
鎖定時間%相位譟聲%雜散抑製度%直接數字式頻率閤成器%鎖相環%頻率閤成器
쇄정시간%상위조성%잡산억제도%직접수자식빈솔합성기%쇄상배%빈솔합성기
locking time%phase noise%spurious suppression%DDS%PLL%frequency synthesizer
为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构.该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点.基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模式△f=1 MHz锁定时间不超过20μs,跳频模式△f=50 MHz的定时间不超过30μs,近端杂散抑制度优于-50 dBc.
為瞭研製一種鎖定時間短、相位譟聲低、雜散抑製度高的頻率閤成技術,採用瞭直接數字式頻率閤成器(DDS)驅動鎖相環(PLL)的結構.該頻率閤成器綜閤瞭DDS頻率轉換速度快、頻率分辨率高和PLL輸齣頻帶寬、輸齣雜散低的優點.基于該結構研製實現瞭輸齣頻率範圍為700～800 MHz的寬帶頻率閤成器,實驗結果錶明該頻率閤成器掃描模式△f=1 MHz鎖定時間不超過20μs,跳頻模式△f=50 MHz的定時間不超過30μs,近耑雜散抑製度優于-50 dBc.
위료연제일충쇄정시간단、상위조성저、잡산억제도고적빈솔합성기술,채용료직접수자식빈솔합성기(DDS)구동쇄상배(PLL)적결구.해빈솔합성기종합료DDS빈솔전환속도쾌、빈솔분변솔고화PLL수출빈대관、수출잡산저적우점.기우해결구연제실현료수출빈솔범위위700～800 MHz적관대빈솔합성기,실험결과표명해빈솔합성기소묘모식△f=1 MHz쇄정시간불초과20μs,도빈모식△f=50 MHz적정시간불초과30μs,근단잡산억제도우우-50 dBc.
