电子测量技术
電子測量技術
전자측량기술
ELECTRONIC MEASUREMENT TECHNOLOGY
2013年
4期
106-110
,共5页
信号完整性%并行总线%Cadence Allegro%信号反射
信號完整性%併行總線%Cadence Allegro%信號反射
신호완정성%병행총선%Cadence Allegro%신호반사
在集成电路的设计中,常常会遇到CPU与SDRAM或者CPU与Flash之间的高速并行数据总线、地址总线接口设计,为了解决信号完整性问题,可以利用Cadence Allegro软件中的SigXplorer工具,加载人芯片厂商的元器件IBIS模型后,对高速并行总线进行信号特性的仿真观测和分析,继而为电路设计提供依据.设计时运用多种传输线终端匹配策略来抑制和消除信号线上的传输反射.仿真结果表明:合适的总线终端电阻端接方式有利于抑制传输线信号反射,利用仿真软件来选择合理的端接方案和元件参数,对总线以及信号完整性设计具有重要意义.
在集成電路的設計中,常常會遇到CPU與SDRAM或者CPU與Flash之間的高速併行數據總線、地阯總線接口設計,為瞭解決信號完整性問題,可以利用Cadence Allegro軟件中的SigXplorer工具,加載人芯片廠商的元器件IBIS模型後,對高速併行總線進行信號特性的倣真觀測和分析,繼而為電路設計提供依據.設計時運用多種傳輸線終耑匹配策略來抑製和消除信號線上的傳輸反射.倣真結果錶明:閤適的總線終耑電阻耑接方式有利于抑製傳輸線信號反射,利用倣真軟件來選擇閤理的耑接方案和元件參數,對總線以及信號完整性設計具有重要意義.
재집성전로적설계중,상상회우도CPU여SDRAM혹자CPU여Flash지간적고속병행수거총선、지지총선접구설계,위료해결신호완정성문제,가이이용Cadence Allegro연건중적SigXplorer공구,가재인심편엄상적원기건IBIS모형후,대고속병행총선진행신호특성적방진관측화분석,계이위전로설계제공의거.설계시운용다충전수선종단필배책략래억제화소제신호선상적전수반사.방진결과표명:합괄적총선종단전조단접방식유리우억제전수선신호반사,이용방진연건래선택합리적단접방안화원건삼수,대총선이급신호완정성설계구유중요의의.
