65nm CMOS工艺下新型静电防护衬底改造GGNMOS
65nm CMOS공예하신형정전방호츤저개조GGNMOS
A Novel Substrate-Optimized GGNMOS for Low-Voltage ESD Protection in 65 nm CMOS Process
  • 万方数据
    微电子学 미전자학
    MICROELECTRONICS
    2012年 6期 885-888 ,共4页

    郑剑锋%韩雁%马飞%董树荣%苗萌%吴健%曾杰

    정검봉%한안%마비%동수영%묘맹%오건%증걸

    纳采集成电路工艺%静电防护%栅接地场效应晶体管 納採集成電路工藝%靜電防護%柵接地場效應晶體管
    납채집성전로공예%정전방호%책접지장효응정체관
    为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65 nm CMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS.测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5％)等优点.
    위실현납미집성전로상(On-Chip)적정전(ESD)방호,유효보호취약적책양,기우65 nm CMOS공예,제출사용증대츤저전조기술이급전원궤공제보조PMOS제공액외촉발전류기술적신형츤저개조GGNMOS.측시결과표명,여전통GGNMOS결구상비,신형결구구유저촉발전압(3V)이급경고적실효전류(증가23.5％)등우점.
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