微电子学
微電子學
미전자학
MICROELECTRONICS
2012年
6期
803-809
,共7页
物理不可克隆函数%随机掺杂涨落%随机路径延时
物理不可剋隆函數%隨機摻雜漲落%隨機路徑延時
물리불가극륭함수%수궤참잡창락%수궤로경연시
利用65 nm CMOS制造工艺下的随机掺杂涨落(RDF)模型,建立起随机路径延时模型,通过修改台积电(TSMC) 65 nm低k电介质工艺器件模型库参数,完成了仲裁器型PUF电路的设计和评估.实验在Synopsys Hspice C-2010模拟设计平台上完成,测量了PUF电路的片间差异和片内差异参数,评估了128位PUF电路的性能.与实测电路参数的对比结果证明了该方法的有效性.
利用65 nm CMOS製造工藝下的隨機摻雜漲落(RDF)模型,建立起隨機路徑延時模型,通過脩改檯積電(TSMC) 65 nm低k電介質工藝器件模型庫參數,完成瞭仲裁器型PUF電路的設計和評估.實驗在Synopsys Hspice C-2010模擬設計平檯上完成,測量瞭PUF電路的片間差異和片內差異參數,評估瞭128位PUF電路的性能.與實測電路參數的對比結果證明瞭該方法的有效性.
이용65 nm CMOS제조공예하적수궤참잡창락(RDF)모형,건립기수궤로경연시모형,통과수개태적전(TSMC) 65 nm저k전개질공예기건모형고삼수,완성료중재기형PUF전로적설계화평고.실험재Synopsys Hspice C-2010모의설계평태상완성,측량료PUF전로적편간차이화편내차이삼수,평고료128위PUF전로적성능.여실측전로삼수적대비결과증명료해방법적유효성.
