中国集成电路
中國集成電路
중국집성전로
CHINA INTEGRATED CIRCUIT
2014年
5期
53-57
,共5页
低压带隙基准电压源%T型结构%CMOS%数学建模
低壓帶隙基準電壓源%T型結構%CMOS%數學建模
저압대극기준전압원%T형결구%CMOS%수학건모
本文提出一种高电源抑制比、低温漂和版图面积较小的CMOS带隙基准电压源.该基准采用T型结构的核心电路来减小电路中用来产生负温度系数电流的电阻,进而减小电路的版图面积.电路采用SMIC 0.18 μm CMOS工艺进行设计,设计的电路只采用一阶温度补偿,在Cadence Spectre环境下仿真结果表明在0-100℃的范围内温漂系数为1.4ppm/℃.
本文提齣一種高電源抑製比、低溫漂和版圖麵積較小的CMOS帶隙基準電壓源.該基準採用T型結構的覈心電路來減小電路中用來產生負溫度繫數電流的電阻,進而減小電路的版圖麵積.電路採用SMIC 0.18 μm CMOS工藝進行設計,設計的電路隻採用一階溫度補償,在Cadence Spectre環境下倣真結果錶明在0-100℃的範圍內溫漂繫數為1.4ppm/℃.
본문제출일충고전원억제비、저온표화판도면적교소적CMOS대극기준전압원.해기준채용T형결구적핵심전로래감소전로중용래산생부온도계수전류적전조,진이감소전로적판도면적.전로채용SMIC 0.18 μm CMOS공예진행설계,설계적전로지채용일계온도보상,재Cadence Spectre배경하방진결과표명재0-100℃적범위내온표계수위1.4ppm/℃.
