CAJ | 학술논문

对用VHDL语言编写除法运算的可综合性进行了分析研究，从占用资源量和计算时延两个因素综合考虑，设计了整数除法器。除法器通过被除数与除数循环相减，对减法操作的次数进行记录，以此来确定每一位上的数值。对控制模块进行了时序仿真，运算结果准确。设计的除法器除数不受2的幂次限制，当两操作数差值小或除数大于被除数时，算法实现速度快，计算结果对保留小数的位数可任意设定。
대용VHDL어언편사제법운산적가종합성진행료분석연구，종점용자원량화계산시연량개인소종합고필，설계료정수제법기。제법기통과피제수여제수순배상감，대감법조작적차수진행기록，이차래학정매일위상적수치。대공제모괴진행료시서방진，운산결과준학。설계적제법기제수불수2적멱차한제，당량조작수차치소혹제수대우피제수시，산법실현속도쾌，계산결과대보류소수적위수가임의설정。