电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2012年
10期
158-161
,共4页
FPGA%DDC%数字信号处理%软件无线电
FPGA%DDC%數字信號處理%軟件無線電
FPGA%DDC%수자신호처리%연건무선전
FPGA%DDC%digital signal process%software radio
在软件无线电数字接收机中,从AD前端采集过来的数字信号频率高达72 MHz,如此高的频率使得后端DSP不能直接完成相关的数字信号处理任务。因此合理的设计基于FPGA的DDC,以降低数字信号频率,方便后端DSP实时完成相关的数字信号处理任务就显得尤为重要。在很多数字信号处理系统中,数字信号频率是非常高的,而后端数字信号处理器件几乎不能满足系统的实时性要求,此时通过合理的设计DDC就可以解决上述问题。
在軟件無線電數字接收機中,從AD前耑採集過來的數字信號頻率高達72 MHz,如此高的頻率使得後耑DSP不能直接完成相關的數字信號處理任務。因此閤理的設計基于FPGA的DDC,以降低數字信號頻率,方便後耑DSP實時完成相關的數字信號處理任務就顯得尤為重要。在很多數字信號處理繫統中,數字信號頻率是非常高的,而後耑數字信號處理器件幾乎不能滿足繫統的實時性要求,此時通過閤理的設計DDC就可以解決上述問題。
재연건무선전수자접수궤중,종AD전단채집과래적수자신호빈솔고체72 MHz,여차고적빈솔사득후단DSP불능직접완성상관적수자신호처리임무。인차합리적설계기우FPGA적DDC,이강저수자신호빈솔,방편후단DSP실시완성상관적수자신호처리임무취현득우위중요。재흔다수자신호처리계통중,수자신호빈솔시비상고적,이후단수자신호처리기건궤호불능만족계통적실시성요구,차시통과합리적설계DDC취가이해결상술문제。
In the software radio receiver,the frequency of digital signal which comes from AD front-end is up to 72 MHz.Such a high frequency makes the DSP cannot directly complete digital signal processing tasks.So how to rational design DDC which based FPGA is very important,it can reduce the digital signal frequency,and make the digital signal processing tasks convenient.In many digital signals processing system,the frequency of the Digital signal is very high.The back-end digital signal processors can hardly meet the real-time requirements;the problems above can be resolved through rational design of DDC.
