电子设计工程
電子設計工程
전자설계공정
ELECTRONIC DESIGN ENGINEERING
2012年
10期
1-4
,共4页
运算放大器%折叠式共源共栅%高速度%增益提高%三支路电流基准
運算放大器%摺疊式共源共柵%高速度%增益提高%三支路電流基準
운산방대기%절첩식공원공책%고속도%증익제고%삼지로전류기준
opamp%folded cascade%high speed%gain boosting%triple-branch current reference
设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构,利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度,100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25μm CMOS工艺,在Cadence环境下对电路进行Spectre仿真。仿真结果表明,在2.5 V单电源电压下驱动2 pF负载时,运放的直流增益可达到124 dB,单位增益带宽720 MHz,转换速率高达885 V/μs,达到0.1%的稳定精度的建立时间只需4 ns,共模抑制比153 dB。
設計瞭一種用于高速ADC中的高速高增益的全差分CMOS運算放大器。主運放採用帶開關電容共模反饋的摺疊式共源共柵結構,利用增益提高和三支路電流基準技術實現一箇可用于12~14 bit精度,100 MS/s採樣頻率的高速流水線（Pipelined）ADC的運放。設計基于SMIC 0.25μm CMOS工藝,在Cadence環境下對電路進行Spectre倣真。倣真結果錶明,在2.5 V單電源電壓下驅動2 pF負載時,運放的直流增益可達到124 dB,單位增益帶寬720 MHz,轉換速率高達885 V/μs,達到0.1%的穩定精度的建立時間隻需4 ns,共模抑製比153 dB。
설계료일충용우고속ADC중적고속고증익적전차분CMOS운산방대기。주운방채용대개관전용공모반궤적절첩식공원공책결구,이용증익제고화삼지로전류기준기술실현일개가용우12~14 bit정도,100 MS/s채양빈솔적고속류수선（Pipelined）ADC적운방。설계기우SMIC 0.25μm CMOS공예,재Cadence배경하대전로진행Spectre방진。방진결과표명,재2.5 V단전원전압하구동2 pF부재시,운방적직류증익가체도124 dB,단위증익대관720 MHz,전환속솔고체885 V/μs,체도0.1%적은정정도적건립시간지수4 ns,공모억제비153 dB。
A fully differential opamp used in a high speed ADC was designed.The main amplifier is a folded cascode amplifier with SC CMFB.The opamp can be used in a 12 bit、100MS/s high speed Pipelined ADC with gain boosting and the triple-branch current reference technique.The operational amplifier is implemented in a standard 0.25 μm CMOS process,simulated with Spectre under Cadence.With 2.5 V power supply and 2 pF load capacitance has a DC gain of 124 dB,a unity gain bandwidth of 720 MHz,Slew Rate of 885 V/μs,4 ns settling time and 153dB CMRR.
