中国传媒大学学报：自然科学版
中國傳媒大學學報：自然科學版
중국전매대학학보：자연과학판
Journal of Communication University of China Science and TEchnology
2012年
2期
29-33
,共5页
准循环LDPC码%中国数字电视广播地面传输标准%SRAA结构%FPGA
準循環LDPC碼%中國數字電視廣播地麵傳輸標準%SRAA結構%FPGA
준순배LDPC마%중국수자전시엄파지면전수표준%SRAA결구%FPGA
QC - LDPC%DTMB%SRAA circuit%FPGA
针对中国数字电视广播地面传输标准（DTMB）中给出的多码率LDPC码生成矩阵的特点，设计了一种串行输入串行输出基于流水线SRAA（Shift Register Adder Accumulator）结构的编码器，并同时适用于3种不同码率的LD-PC码。在Altera公司的EP3SLl50型号FPGA平台上，整个设计最高时钟可达341．88MHz，简化了存储器设计结构，完全适合于DTMB标准调制器的开发。
針對中國數字電視廣播地麵傳輸標準（DTMB）中給齣的多碼率LDPC碼生成矩陣的特點，設計瞭一種串行輸入串行輸齣基于流水線SRAA（Shift Register Adder Accumulator）結構的編碼器，併同時適用于3種不同碼率的LD-PC碼。在Altera公司的EP3SLl50型號FPGA平檯上，整箇設計最高時鐘可達341．88MHz，簡化瞭存儲器設計結構，完全適閤于DTMB標準調製器的開髮。
침대중국수자전시엄파지면전수표준（DTMB）중급출적다마솔LDPC마생성구진적특점，설계료일충천행수입천행수출기우류수선SRAA（Shift Register Adder Accumulator）결구적편마기，병동시괄용우3충불동마솔적LD-PC마。재Altera공사적EP3SLl50형호FPGA평태상，정개설계최고시종가체341．88MHz，간화료존저기설계결구，완전괄합우DTMB표준조제기적개발。
According to multi rate LDPC generation matrix distribution property of DTMB standard, a high -speed LDPC encoder based on pipelined Shift Register Adder Accumulator architecture is implemented in this paper, which is serial input and serial output. This design can complete three different rate encodings. The maximum clock frequency of the whole design which is implemented on FPGA chip EP3SL150 of Ahera can be 341.88MHz. The architecture use simpler memory structure and is suitable for DTMB modulator.
